江西解决方案DDR3测试

DDR信号的DC和AC特性要求之后，不知道有什么发现没有?对于一般信号而言，DC和AC特性所要求(或限制)的就是信号的电平大小问题。但是在DDR中的AC特性规范中，我们可以注意一下，其Overshoot和Undershoot指向的位置，到底代表什么含义?有些读者可能已经发现，是没有办法从这个指示当中获得准确的电压值的。这是因为，在DDR中，信号的AC特性所要求的不再是具体的电压值，而是一个电源和时间的积分值。影面积所示的大小，而申压和时间的积分值，就是能量!因此，对于DDR信号而言，其AC特性中所要求的不再是具体的电压幅值大小，而是能量的大小!这一点是不同于任何一个其他信号体制的，而且能量信号这个特性，会延续在所有的DDRx系统当中，我们会在DDR2和DDR3的信号体制中，更加深刻地感觉到能量信号对于DDRx系统含义。当然，除了能量的累积不能超过AC规范外，比较大的电压值和小的电压值一样也不能超过极限，否则，无需能量累积，足够高的电压就可以一次击穿器件。是否可以使用多个软件工具来执行DDR3一致性测试？江西解决方案DDR3测试

常见的信号质量包括阈值电平、Overshoot、Undershoot、Slew Rate> tDVAC等，DDRx 信号质量的每个参数JEDEC都给出了明确的规范。比如DDR3要求Overshoot和Undershoot 分别为0.4V,也就是说信号幅值P・P值应该在-0.4-1.9V,但在实际应用中由于不适合信号 端接使DDR信号质量变差，通过仿真就可以找出合适端接，使信号质量满足JEDEC规范。 下面以DDR3 1066Mbps信号为例，通过一个实际案例说明DDR3信号质量仿真。

在本案例中客户反映实测CLK信号质量不好。CLK信号从CUP (U100)出来经过4片 DDR3 (U101、U102、U103、U104),在靠近控制芯片接收端颗粒(近的颗粒)的信号很 差，系统工作不到DDR3 1066Mbpso在对时钟信号做了终端上拉匹配后，可以正常工作。 测试服务DDR3测试方案DDR3一致性测试是否会导致操作系统或应用程序崩溃？

单击Check Stackup,设置PCB板的叠层信息。比如每层的厚度(Thickness)、介 电常数(Permittivity (Er))及介质损耗(LossTangent)。

 单击 Enable Trace Check Mode,确保 Enable Trace Check Mode 被勾选。在走线检查 流程中，可以选择检查所有信号网络、部分信号网络或者网络组(Net Gr。叩s)。可以通过 Prepare Nets步骤来选择需要检查的网络。本例釆用的是检查网络组。检查网络组会生成较详 细的阻抗和耦合检查结果。单击Optional： Setup Net Groups,出现Setup Net Groups Wizard 窗口。

在Setup NG Wizard窗口中依次指定Tx器件、Rx器件、电源地网络、无源器件及 其模型。

DDR4： DDR4釆用POD12接口，I/O 口工作电压为1.2V；时钟信号频率为800〜1600MHz； 数据信号速率为1600〜3200Mbps；数据命令和控制信号速率为800〜1600Mbps。DDR4的时 钟、地址、命令和控制信号使用Fly-by拓扑走线；数据和选通信号依旧使用点对点或树形拓 扑，并支持动态ODT功能；也支持Write Leveling功能。

综上所述，DDR1和DDR2的数据和地址等信号都釆用对称的树形拓扑；DDR3和DDR4的数据信号也延用点对点或树形拓扑。升级到DDR2后，为了改进信号质量，在芯片内为所有数据和选通信号设计了片上终端电阻ODT(OnDieTermination)，并为优化时序提供了差分的选通信号。DDR3速率更快，时序裕量更小，选通信号只釆用差分信号。 DDR3一致性测试期间如何设置测试环境？

DDR3： DDR3釆用SSTL_15接口，I/O 口工作电压为1.5V；时钟信号频率为400〜 800MHz；数据信号速率为800〜1600Mbps,通过差分选通信号双沿釆样；地址/命令/控制信 号在1T模式下速率为400〜800Mbps,在2T模式下速率为200〜400Mbps；数据和选通信号 仍然使用点对点或树形拓扑，时钟/地址/命令/控制信号则改用Fly-by的拓扑布线；数据和选 通信号有动态ODT功能；使用Write Leveling功能调整时钟和选通信号间因不同拓扑引起的 延时偏移，以满足时序要求。DDR3内存的一致性测试是否适用于特定应用程序和软件环境？解决方案DDR3测试USB测试

是否可以使用可编程读写状态寄存器（SPD）来执行DDR3一致性测试？江西解决方案DDR3测试

至此，DDR3控制器端各信号间的总线关系创建完毕。单击OK按钮，在弹出的提示窗 口中选择Copy,这会将以上总线设置信息作为SystemSI能识别的注释，连同原始IBIS文件 保存为一个新的IBIS文件。如果不希望生成新的IBIS文件，则也可以选择Updateo

设置合适的 OnDie Parasitics 和 Package Parasiticso 在本例中。nDie Parasitics 选择 None, Package Parasitics使用Pin RLC封装模型。单击OK按钮保存并退出控制器端的设置。

On-Die Parasitics在仿真非理想电源地时影响很大，特别是On-Die Capacitor,需要根据 实际情况正确设定。因为实际的IBIS模型和模板自带的IBIS模型管脚不同，所以退出控制器 设置窗口后，Controller和PCB模块间的连接线会显示红叉，表明这两个模块间连接有问题， 暂时不管，等所有模型设置完成后再重新连接。 江西解决方案DDR3测试