江苏DDR一致性测试测试流程

DDR4/5与LPDDR4/5 的信号质量测试

由于基于DDR颗粒或DDR DIMM的系统需要适配不同的平台，应用场景千差万别， 因此需要进行详尽的信号质量测试才能保证系统的可靠工作。对于DDR4及以下的标准 来说，物理层一致性测试主要是发送的信号质量测试；对于DDR5标准来说，由于接收端出 现了均衡器，所以还要包含接收测试。

DDR信号质量的测试也是使用高带宽的示波器。对于DDR的信号，技术规范并没有 给出DDR信号上升/下降时间的具体参数，因此用户只有根据使用芯片的实际快上升/ 下降时间来估算需要的示波器带宽。通常对于DDR3信号的测试，推荐的示波器和探头的带宽在8GHz;DDR4测试建议的测试系统带宽是12GHz;而DDR5测试则推荐使用 16GHz以上带宽的示波器和探头系统。 DDR眼图测试及分析DDR稳定性测试\DDR2一致性测试；江苏DDR一致性测试测试流程

DDR时钟总线的一致性测试

DDR总线参考时钟或时钟总线的测试变得越来越复杂，主要测试内容可以分为两方面：波形参数和抖动。波形参数主要包括：Overshoot（过冲）；Undershoot（下冲）；SlewRate（斜率）；RiseTime（上升时间）和FallTime（下降时间）；高低时间；DutyCycle（占空比失真）等，测试较简单，在此不再赘述。抖动测试则越来越复杂，以前一般只是测试Cycle-CycleJitter（周期到周期抖动），但是当速率超过533MT/S的DDR2&3时，测试内容相当多，不可忽略。表7-15是DDR2667的规范参数。对这些抖动参数的测试需要用软件实现，比如Agilent的N5413ADDR2时钟表征工具。测试建议用系统带宽4GHz以上的差分探头和示波器，测试点在DIMM上靠近DRAM芯片的位置，被测系统建议运行MemoryTest类的总线加压软件。 云南DDR一致性测试DDR测试DDR3和 DDR4设计分成几个方面：仿真、有源信号验证和功能测试。用于电气物理层、协议层和功能测试解决方案。

对DDR5来说，设计更为复杂，仿真软件需要帮助用户通过应用IBIS模型针对基于 DDR5颗粒或DIMM的系统进行仿真验证，比如仿真驱动能力、随机抖动/确定性抖动、寄 生电容、片上端接ODT、信号上升/下降时间、AGC(自动增益控制)功能、4taps DFE(4抽头 判决反馈均衡)等。

DDR的读写信号分离

对于DDR总线来说，真实总线上总是读写同时存在的。规范对于读时序和写时序的 相关时间参数要求是不一样的，读信号的测量要参考读时序的要求，写信号的测量要参考写 时序的要求。因此要进行DDR信号的测试，第一步要做的是从真实工作的总线上把感兴 趣的读信号或者写信号分离出来。JEDEC协会规定的DDR4总线的 一个工作时 序图(参考资料： JEDEC STANDARD DDR4 SDRAM,JESD79-4),可以看到对于读和写信 号来说，DQS和DQ间的时序关系是不一样的。

克劳德高速数字信号测试实验室

一个实际的DDR4总线上的读时序和写时序。从两张图我们可 以看到，在实际的DDR总线上，读时序、写时序是同时存在的。而且对于读或者写时序来 说，DQS(数据锁存信号)相对于DQ(数据信号)的位置也是不一样的。对于测试来说，如果 没有软件的辅助，就需要人为分别捕获不同位置的波形，并自己判断每组Burst是读操作还 是写操作，再依据不同的读/写规范进行相应参数的测试，因此测量效率很低，而且无法进行 大量的测量统计。 完整的 DDR4调试、分析和一致性测试.

RDIMM(RegisteredDIMM,寄存器式双列直插内存)有额外的RCD(寄存器时钟驱动器，用来缓存来自内存控制器的地址/命令/控制信号等)用于改善信号质量，但额外寄存器的引入使得其延时和功耗较大。LRDIMM(LoadReducedDIMM,减载式双列直插内存)有额外的MB(内存缓冲，缓冲来自内存控制器的地址/命令/控制等),在技术实现上并未使用复杂寄存器，只是通过简单缓冲降低内存总线负载。RDIMM和LRDIMM通常应用在高性能、大容量的计算系统中。

综上可见，DDR内存的发展趋势是速率更高、封装更密、工作电压更低、信号调理技术 更复杂，这些都对设计和测试提出了更高的要求。为了从仿真、测试到功能测试阶段保证DDR信号的波形质量和时序裕量，需要更复杂、更的仿真、测试和分析工具。

DDR 设计可分为四个方面：仿真、互连设计、有源信号验证和功能测试。海南DDR一致性测试方案

DDR4 和 LPDDR4 合规性测试软件。江苏DDR一致性测试测试流程

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